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本队伍号为CICC3152
在移植E203到自己的Genesys2开发板时候遇到时序问题的常见原因
1.在vivado中，连接的管脚的信号一般都会自动添加OBUF或IBUF。
但是对于inout类型的接口，不会主动添加IOBUF，因为in/out切换需要控制信号，需要用户自己分配好。（inout型 三态门，例如gpio），接到port的信号如果不接buffer可能造成时序违例。
clock path -clk_out2 to clk_out1的setup违例，看block design发现违例太大和时序约束无关，其实是axi_interconnect一侧的端口时钟需要保持一致。这里e203核时钟16M，而axi_interconnect时钟为100M，显然不行。
注意遇到比较大的时序为例首先考虑顶层设计原因，在考虑在xdc中设置path约束
