在verilog testbench中运行测试用例时,运行到make run_test出错

2020-03-31 23:40:55
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按照胡老师书上的在verilog testbench中运行测试用例时,在运行到make run_test步骤时出错,查了很多方案没有解决。错误如下显示:


用户评论 (8)
  • 华子

    2020-09-22 07:57:28 华子 1#

    hdzx

    我改了Makefile中的两个shell,怎么运行还是不行?

    先查看ls -l /bin/sh,看看当前默认的是什么shell,Ubuntu一般默认为bash。 采用命令sudo dpkg-reconfigure dash,然后选择否。

  • hdzx

    2020-04-21 14:18:42 hdzx 2#

    hdzx

    请问哪里的shell?

    我改了Makefile中的两个shell,怎么运行还是不行?

  • hdzx

    2020-04-21 14:02:58 hdzx 3#

    hdzx

    好的,谢谢,我试试

    请问哪里的shell?

  • hdzx

    2020-04-21 13:45:50 hdzx 4#

    fog1

    我刚刚找到问题了,把shell改成bash就好了........

    好的,谢谢,我试试

  • fog1

    2020-04-12 22:03:38 fog1 5#

    fog1

    我也遇到了这个问题。请问你解决了吗?我的图是这样的

    我刚刚找到问题了,把shell改成bash就好了........

  • fog1

    2020-04-12 21:51:37 fog1 6#

    我也遇到了这个问题。请问你解决了吗?我的图是这样的

  • JD

    2020-04-06 14:32:02 JD 7#

    缺省的run. Makefile 中的 SIM_EXEC直接返回的是测试成功,并没生成{testcase }.log文件,我猜测因此 |& tee 出错导致了异常退出。


    Run. Makefile 中没有指定仿真工具,需要自己修改成iverilog或vcs, 使用vcs 请参考https://www.cnblogs.com/mikewolf2002/p/11399364.html

  • 领主文

    2020-04-02 10:36:06 领主文 8#

    图片好像有些问题,可以把错误打印内容复制出来吗

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