蜂鸟E203移植到ZYNQ的zedboard开发板,helloworld例程成功。
但是用nice接口例程 生成的.verilog文件联合仿真时,vivado报以下错误。
这些错误对应的verillog代码如下:基本都是断言前后,感觉跟复位有关系,但是又不知道是不是
我回复了图片 但是评论似乎不能发送图片,我nuclei studio无错误无警告,生成了.verilog.
define FPGA_SOURCE也放在了config.v里面。其他设置也都设置了。tb路径也改了。仿真还是报错 。我把断言屏蔽以后 还会报其他文件里面的断言错误
那就重新建个工程,按这个流程再走一遍试试看
nuclei studio报的啥错?可以贴出来看看
你上面是vivado报的错,跟那个帖子里面明显不一样的地方就是define FPGA_SOURCE放的位置,你放在system.v里面,其他用到断言的还是打开
我的设置的步骤跟帖子都是一样的,只不过nice的那个例程,我用NS建工程的时候用的demo_nice那个例程。但是就一直报错
https://www.rvmcu.com/community-topic-id-386.html
参考一下这个帖子,里面有详细的步骤。
我在system.v里面加了
在vivado里面仿真要把断言关掉,可以加上一个define FPGA_SOURCE,断言的就不会编译进去