RISC-V MCU中文社区

使用NucleiStudio方便地生成tb仿真需要的.verilog文件

发表于 全国大学生集成电路创新创业大赛 2021-03-16 16:14:04
0
4600
7

打开仿真顶层文件tb_top.v,存放在ITCM模块里面的指令是通过readmemh函数读入.verilog文件实现的:

下面通过对NucleiStudio IDE进行设置,实现将c project编译后生成仿真需要的.verilog文件:

1.打开一个工程,右键选择工程名,打开Properties

2.选择C/C++ Build ->setting,在Post-build steps command下输入如下命令:

riscv-nuclei-elf-objcopy -O verilog "${BuildArtifactFileBaseName}.elf" "${BuildArtifactFileBaseName}.verilog"

点击Apply and Close

3.编译工程,即可在工程的debug目录下找到生成的.verilog文件。


喜欢7
用户评论
Jue

Jue 实名认证

懒的都不写签名

积分
问答
粉丝
关注
  • RV-STAR 开发板
  • RISC-V处理器设计系列课程
  • 培养RISC-V大学土壤 共建RISC-V教育生态
RV-STAR 开发板