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请教大神，我在Linux上用vcs+verdi对demo_nice进行仿真，但是没有成功
我是用hibrd.sdk把demo_nice编译成.verilog文件的，其内容如下
另外我还对tb和Makefile进行了修改，如下
然后再使用vcs+verdi去查看波形，我也尝试去追信号找问题，但是没有找到原因
所以，想请教一下。另外，我仿真时没有和FPGA板子连接，因为我的理解是demo_nice编译之后的文件与Tb共同形成了以个testbench与处理器的输入输出相连，和仿真某个简单Verilog模块的过程类似，所以不需要和板子连接，不知道我的理解是否正确，是不是这个原因导致仿真失败，还是有其他原因。
