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报名编号：CICC2740
团队名称：管他三七二十一
学校名称：华中科技大学
队伍成员：龚绎天、李泽立、王欣倓
指导老师：王超
大家好，本篇是我们队伍的第一篇分享，主要内容是介绍一下如何解决将e203的rtl导入vivado后，报语法错误的问题。水平有限，如有错误，欢迎大家批评指正。
如图所示，导入源码后跑仿真，会报语法错误。
这是因为这些文件里面有用system verilog写的rtl，
解决方法主要有两个
一、 shift全选这些报错文件，右键
点击set file type
将这些文件的类型改为system verilog，这样就不会报错了。
但是请注意，这个方法，仿真的时候会报错，如果不仿真直接综合可以用这个办法
因为xcheck这个模块没有注释掉，在仿真开始时有一段未定态阶段，会使得xcheck弹出报错
第二个解决办法：
找到config.v这个文件
添加一行 `define FPGA_SOURCE
这个define语句会注释掉上述报错模块中的systemverilog语句，从而解决问题，
这种方法仿真时不会报错，也可以进行综合与实现。
