RISC-V MCU中文社区

【分享】 改进wallance树乘法器优化方法

发表于 开源蜂鸟E203 2023-05-25 19:22:09
0
672
0

一、队伍介绍

报名编号:CICC2740
团队名称:管他三七二十一
学校名称:华中科技大学
队伍成员:龚绎天、李泽立、王欣倓
指导老师:王超
大家好,本篇是我们队伍的第八篇分享,主要内容是乘法优化方法的分析。水平有限,如有错误,欢迎大家批评指正。

二、 主要内容

首先,根据之前分享的乘法器的优缺点,我们针对17周期的乘法器进行优化,为乘法设计的专用数据通路,为了保持e203的低功耗、低面积的优点、我们仍采用基4booth算法进行部分积生成,而对于原有的17周期复用加法器的部分积加和算法,我们采用了改进的wallance树结构进行部分积的快速压缩,实现了单周期的乘法计算。

经过时序分析,我们的单周期乘法器时钟频率可以提高至140Hz,对比普通阵列乘法器延时约减少30%。
经过功耗分析,加入乘法器后功耗与原e203基本没有改变。

以下是乘法器优化后的跑分结果。

图片alt

喜欢0
用户评论
小王

小王 实名认证

懒的都不写签名

积分
问答
粉丝
关注
  • RV-STAR 开发板
  • RISC-V处理器设计系列课程
  • 培养RISC-V大学土壤 共建RISC-V教育生态
RV-STAR 开发板