RISC-V MCU中文社区

【分享】 e203除法器的优化

发表于 开源蜂鸟E203 2023-05-25 19:35:41
0
1058
5

一、队伍介绍

报名编号:CICC2740
团队名称:管他三七二十一
学校名称:华中科技大学
队伍成员:龚绎天、李泽立、王欣倓
指导老师:王超
大家好,本篇是我们队伍的第九篇分享,主要内容是除法器优化方法的分析。水平有限,如有错误,欢迎大家批评指正。

二、 主要内容

对于e203的除法器,通过复用加法器数据通路实现了很好的数据通路复用性,虽然除法和取余指令在benchmark的汇编语言中占比不高,(尤其是coremark),但是我们认为36周期的除法指令运算速度较慢,需要进行一定的优化。

针对e203低功耗,低面积的特点,为了实现加速的同时避免过多的资源消耗,我们设计了变周期快速乘法器,它对不同的除数和被除数数据结构有着不同的运算速度,经过理论计算,该除法器可以实现最快1周期计算完毕,平均3-5周期计算完毕,可以大幅提高除法器的运算速度,于此同时还可以保证无精度损失。支持补码指令(div rem)的运算。

经过benchmark测试,设计的除法器主要对于whetstone有较大的提升。
图片alt

喜欢5
用户评论
小王

小王 实名认证

懒的都不写签名

积分
问答
粉丝
关注
  • RV-STAR 开发板
  • RISC-V处理器设计系列课程
  • 培养RISC-V大学土壤 共建RISC-V教育生态
RV-STAR 开发板