2023-11-11 23:15:51 markman 1#

可以给一个 .verilog文件和转换后的。coe文件内容前面几行的对比么

谢谢

2021-08-21 16:09:58 2#

阿月浑子：

“地址是根据写入数据位宽定的”对的，我就是觉得你们可能这里没设置好

感谢大佬指点(｡･ω･｡)ﾉ♡

2021-08-21 16:07:40 阿月浑子 3#

：

我大概懂了，原来是不太理解RAM的结构，比如这个bram，地址是根据写入数据位宽定的，读出数据位宽可以比写入位宽大，比如写入设置为1byte，读出设置为8byte，这样读数据时可以在任意1byte数据为起始一口气读出包括之后的连续8byte数据。另外还有个掩码的定义，可以在输入输出位宽一致时选择性一次写入多少byte数据。（了解后才发现都是基本常识，但我就是不会哈哈哈）

“地址是根据写入数据位宽定的”对的，我就是觉得你们可能这里没设置好

2021-08-21 16:06:30 阿月浑子 4#

：

感谢分享！我最近在学习移植蜂鸟的riscv，在使用您们提供的verilog文件转coe文件的脚本生成coe文件后，发现数据仍是2个16位数相邻。但是BRAM的IP核貌似不管位宽设置为多少都只取这相邻的16位，最终导致地址和数据不匹配，目前我暂时例化了8个一模一样的模块然后通过偏移地址的方式使每一个模块输出相邻的8位数据，姑且是能让代码跑起来了，不过这毕竟不是权宜之计，请问有没有更好的办法呢（我不会python所以不是很方便改脚本）

刚刚才看到你们的评论

2021-08-21 16:06:20 5#

：

感谢分享！我最近在学习移植蜂鸟的riscv，在使用您们提供的verilog文件转coe文件的脚本生成coe文件后，发现数据仍是2个16位数相邻。但是BRAM的IP核貌似不管位宽设置为多少都只取这相邻的16位，最终导致地址和数据不匹配，目前我暂时例化了8个一模一样的模块然后通过偏移地址的方式使每一个模块输出相邻的8位数据，姑且是能让代码跑起来了，不过这毕竟不是权宜之计，请问有没有更好的办法呢（我不会python所以不是很方便改脚本）

我大概懂了，原来是不太理解RAM的结构，比如这个bram，地址是根据写入数据位宽定的，读出数据位宽可以比写入位宽大，比如写入设置为1byte，读出设置为8byte，这样读数据时可以在任意1byte数据为起始一口气读出包括之后的连续8byte数据。另外还有个掩码的定义，可以在输入输出位宽一致时选择性一次写入多少byte数据。（了解后才发现都是基本常识，但我就是不会哈哈哈）

2021-08-21 16:05:46 阿月浑子 6#

2021-08-21 16:03:54 阿月浑子 7#

你说提到的“2个16位数相邻”我没理解具体是什么样的，实际上我们生成的 .coe 文件是这样的，是应该可以理解成每个地址 8bit 吧

2021-08-18 01:14:23 8#

感谢分享！我最近在学习移植蜂鸟的riscv，在使用您们提供的verilog文件转coe文件的脚本生成coe文件后，发现数据仍是2个16位数相邻。但是BRAM的IP核貌似不管位宽设置为多少都只取这相邻的16位，最终导致地址和数据不匹配，目前我暂时例化了8个一模一样的模块然后通过偏移地址的方式使每一个模块输出相邻的8位数据，姑且是能让代码跑起来了，不过这毕竟不是权宜之计，请问有没有更好的办法呢（我不会python所以不是很方便改脚本）