请问,测试用例.verilog文件是怎么生成的呢?

发表于 2020-04-05 10:27:01
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在仿真时可以通过添加.verilog文件,直接读入ITCM中,从而在仿真时我们就可以知道处理器的运行结果,例如打印hello_world字样。

用户评论 (8)
  • wujiboy

    2020-04-09 13:17:44 wujiboy 1#

    唉,这个论坛有时候是会抽风表现得不正常

  • wujiboy

    2020-04-08 08:17:14 wujiboy 2#

    为毛要回复了才能看?

  • 栖梧

    2020-04-08 01:57:26 栖梧 3#

    领主文

    在最外层目录下的makefile文件有这样一段用来生成.verilog文件,不知道是否对您有所帮助:$(RISCV_OBJCOPY) $(PROGRAM_ELF) -O verilog $(PROGRAM_ELF).verilog sed -i 's/@800/@000/g' $(PROGRAM_ELF).verilog 具体是第278,279行,通过编译工具生成的

    是的,正是这条命令,非常感谢您的解答! (1) .verilog文件可以在仿真时直接写入ITCM,可以不用烧制FPGA而直接观察处理器运行结果。(2)在该目录下:e200_opensource-mastere200_opensourceriscv-toolsriscv-testsisamakefile

  • 领主文

    2020-04-06 22:27:04 领主文 4#

    栖梧

    那您知道作者是怎么生成.verilog文件的吗?这种文件形式很奇怪,因为有触发条件,所以我没有办法直接将.hex生成为.verilog

    在最外层目录下的makefile文件有这样一段用来生成.verilog文件,不知道是否对您有所帮助:$(RISCV_OBJCOPY) $(PROGRAM_ELF) -O verilog $(PROGRAM_ELF).verilog sed -i 's/@800/@000/g' $(PROGRAM_ELF).verilog 具体是第278,279行,通过编译工具生成的

  • 栖梧

    2020-04-05 20:07:20 栖梧 5#

    领主文

    hex文件当中除了主要代码部分,还有一部分是记录代码分配区间的,一样的部分大概就是代码核心部分,不一样的很有可能就是hex文件记录代码分配区间的内容。

    那您知道作者是怎么生成.verilog文件的吗?这种文件形式很奇怪,因为有触发条件,所以我没有办法直接将.hex生成为.verilog

  • 领主文

    2020-04-05 16:22:54 领主文 6#

    hex文件当中除了主要代码部分,还有一部分是记录代码分配区间的,一样的部分大概就是代码核心部分,不一样的很有可能就是hex文件记录代码分配区间的内容。

  • 栖梧

    2020-04-05 10:41:25 栖梧 7#

    //.verilog部分片段

    @00000000

    73 70 04 30 97 11 00 10 93 81 C1 47 17 01 01 10 

    //.hex部分片段

    :020000042000DA

    :1000000073700430971100709381410017010170E3

    :10001000130141FF170500001305C509970500608E


  • 栖梧

    2020-04-05 10:35:10 栖梧 8#

    但却没有.verilog文件的生成命令。

    我把gpio4sim.c文件编译后,将gpio4sim.hex与gpio4sim.verilog对比,发现部分编码相同,部分不同,百思不得其解