登录

一键登陆

例如

例如相关的小组

例如相关的帖子

请问，测试用例.verilog文件是怎么生成的呢？

处理器运行仿真结果例如打印

在仿真时需要添加.verilog文件，但我们编译产生的是.elf或者.hex文件，想知道这个.verilog文件是怎么生成的？在common.mk文件中，有C_OBJS : $(C_SRCS:.c.o...

来自：开源蜂鸟E203版块（栖梧发表于：1722 天前）

4897

9

0

热门标签

RISC-V 编译器 the 科技芯片 CPU IP 产业 NucleiStudio Hbird-SDK 一样论坛开源创新产品中国 openocd 调试器 nuclei-sdk RV-STAR 安全支持场景计算 HbirdV2-SoC 系列初学者 gcc 性能内核更多...

RV-STAR 开发板