vcs仿真只读入.verilog测试文件问题
求问大神，我想像demo_nice例子一样仿真看核内部信号，尝试在IDE中写内部寄存器值，然后转成.verilog用于vcs仿真读入ITCM，这总思路是对的吗，为什么按照demo_nice的例子编译时候无法生成.verilog文件呢，求大神指点
悟空1980 天前 ·
1 楼
回复 胡灿：
riscv-nuclei-elf-objcopy这个工具没有加到windows环境变量里面去，所以在windows的终端里面直接运行这个命令是找不到。
两个办法，第一把这个工具加到环境变量，第二带上带上工具路径来
建议在linux环境下面来运行命令行相关的哈，不然windows下很不方便，在linux下nuclei sdk环境下make dasm可直接生成.verilog文件。
好的，谢谢老师
胡灿1980 天前 ·
2 楼
回复 悟空：
大神帮忙看看，命令不存在，还是生成不了.verilog文件啊，怎么办呢
riscv-nuclei-elf-objcopy这个工具没有加到windows环境变量里面去，所以在windows的终端里面直接运行这个命令是找不到。
两个办法，第一把这个工具加到环境变量，第二带上带上工具路径来
建议在linux环境下面来运行命令行相关的哈，不然windows下很不方便，在linux下nuclei sdk环境下make dasm可直接生成.verilog文件。
悟空1980 天前 ·
3 楼
回复 胡灿：
能生成elf，说明编译没有问题。
没生成.verilog的话，直接用命令行来试试呗，就是你填写到输入框里面那几条命令，原理就是这么个原理。
大神帮忙看看，命令不存在，还是生成不了.verilog文件啊，怎么办呢
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发布2021-05-07 16:51