生成RISC-V的FPGA工程_全国大学生集成电路创新创业大赛

生成RISC-V的FPGA工程

全国大学生集成电路创新创业大赛作者发布于 2021-06-12 09:29（1946 天前） 4815 浏览

verilog quot false fpga-rocket-chip Calibri cd

CICC3922 抛砖引玉

$ git clone --recursive https://github.com/cnrv/fpga-rocket-chip

$ git submodule update --init --recursive

$ cd fpga-rocket-chip

$ make vivado_source(不改makefile中的内容则是默认配置，即：DefaultConfig)

如果不适用默认配置，则需要进行如下操作：

1. $ cd fpga-rocket-chip 找到该目录下的Makefile

修改roccexampleconfig_v = verilog/RoccExampleConfig.v

$(roccexampleconfig_v) : $(bootrom_img)

cd rocket-chip/vsim && $(MAKE) verilog && cp generated-src/freechips.rocketchip.system.RoccExampleConfig.v ../../verilog/RoccExampleConfig.v

@echo "#################################"

@echo "##### RoccExampleConfig.v built #####"

@echo "#################################"

2. $ cd fpga-rocket-chip/rocket-chip/Makefrag

修改CONFIG ?= RoccExampleConfig（等号右边填写需要进行产生RTL的配置项）

全部回复 0

暂无回复，抢个沙发～

💡 请登录后参与讨论（微信扫码即登录/注册）

版块全国大学生集成电路创新创业大赛

浏览4815

发布2021-06-12 09:29