在verilog testbench中运行测试用例时，运行到make run_test出错
按照胡老师书上的在verilog testbench中运行测试用例时，在运行到make run_test步骤时出错，查了很多方案没有解决。错误如下显示：
KY1992 天前 ·
1 楼
回复 华子：
先查看ls -l /bin/sh，看看当前默认的是什么shell，Ubuntu一般默认为bash。 采用命令sudo dpkg-reconfigure dash，然后选择否。
感谢大佬
s
syqccc2005 天前 ·
2 楼
回复 华子：
先查看ls -l /bin/sh，看看当前默认的是什么shell，Ubuntu一般默认为bash。 采用命令sudo dpkg-reconfigure dash，然后选择否。
确实可以！跑通了！感谢！！！
华子2209 天前 ·
3 楼
回复 hdzx：
我改了Makefile中的两个shell，怎么运行还是不行？
先查看ls -l /bin/sh，看看当前默认的是什么shell，Ubuntu一般默认为bash。 采用命令sudo dpkg-reconfigure dash，然后选择否。
JD2377 天前 ·
9 楼
缺省的run. Makefile 中的 SIM_EXEC直接返回的是测试成功，并没生成{testcase }.log文件，我猜测因此 |& tee 出错导致了异常退出。
Run. Makefile 中没有指定仿真工具，需要自己修改成iverilog或vcs, 使用vcs 请参考https://www.cnblogs.com/mikewolf2002/p/11399364.html
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版块开源蜂鸟E203
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发布2020-03-31 23:40