首页
新闻资讯
快速入门
专栏
论坛讨论
培训视频
Nuclei Studio
大学计划
搜索
认证开发者
创建组织
发布软件包
登录
懂得分享的人,往往能收获更多
致力于RISC-V技术的推广,提供交流学习的开放平台
一键登陆
RISC-V IP
淘宝店铺
公众号
硅农亚历山大
一键登陆
首页
新闻资讯
快速入门
专栏
论坛讨论
培训视频
Nuclei Studio
大学计划
首页
论坛讨论
verilog
verilog
verilog相关的小组
verilog相关的帖子
我想能看懂risc v cpu设计代码,要看哪些书?
verilog
语法
我是软件专业的,了解过verilog语法,想从rtl抽象级别上了解计算机的原理,然后买了一本手把手教你设计cpu这本书,我感觉我是有点不自量力,觉得了解verilog语法就能看懂,想问一下,我接下来应...
来自:
开源蜂鸟E203
版块(
oomdy
发表于:1216 天前)
2377
1
0
readmem函数读取.verilog文件
文件
00080000
是什么
意思
部分
verilog
请问verilog文件开头部分的00080000是什么意思??
来自:
开源蜂鸟E203
版块(
王志军
发表于:849 天前)
1781
3
0
【分享】 生成RISC-V的FPGA工程
verilog
quot
false
fpga-rocket-chip
Calibri
cd
CICC3922 抛砖引玉1.可参看 https://github.com/cnrv/fpga-rocket-chip$ git clone --recursive https://github.co...
来自:
全国大学生集成电路创新创业大赛
版块(
发表于:647 天前)
1181
0
0
【求助】 求助 E203移植到自己开发板之后,ila抓取信号,IFU模块输出的ir和pc不对应
文件
verilog
应该
输出
之前
IFU
之前试图将蜂鸟E203移植到自己的FPGA开发板,由于自己的开发板上只有一块flash,因此参考了论坛里面的帖子,附上大佬的链接:https://www.riscv-mcu.com/community...
来自:
全国大学生集成电路创新创业大赛
版块(
发表于:509 天前)
970
0
0
【分享】 语法纠错和testbench的自动生成
testbench
verilog
安装
语法
需要
自动
1.队伍介绍队伍编号:CICC2663 队伍名称:太湖电子竞技小队2.内容简介在编写Verilog代码时,我一般都是先在编辑器上写完,因为编辑器vscode或者notepad++可以提供语法高亮和自动...
来自:
全国大学生集成电路创新创业大赛
版块(
发表于:339 天前)
322
0
2
热门标签
NucleiStudio
nuclei-sdk
DDR200T
HbirdV2-SoC
Hbird-SDK
MCU200T
gcc
芯片
RISC-V
开源
RV-STAR
GD32VF103-MCU
CS
科技
安全
处理器
调试器
openocd
IP
完成
架构
系列
结果
运算
置换
信号
加密
DES
下载
板子
更多...
RV-STAR 开发板